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用于高度缩小的n-MOS器件的外延n++-InGaAs超浅结

DOI：10.1016/j.apsusc.2019.143721 期刊：Applied Surface Science 出版年份：2019 更新时间：2025-09-19 17:13:59
摘要： 像InGaAs这类高电子迁移率的III-V族半导体是10纳米以下n型金属氧化物半导体（nMOS）器件的绝佳候选材料。缩小III-V器件尺寸的关键挑战之一在于：通过形成缺陷少、深度小于9纳米且n型掺杂浓度超过101? cm?3的超浅结来实现低电阻接触。本研究结合飞行时间二次离子质谱（ToF-SIMS）深度剖析、原子力显微镜（AFM）成像和高分辨透射电镜（HR-TEM），确定了分子束外延生长硅掺杂n++-In?.??Ga?.??As超浅结的最优掺杂策略。我们测试了三种掺杂方法：均匀共沉积、单δ层（连续）掺杂和三δ层（脉冲）掺杂。结果表明，在富砷条件下采用单δ层掺杂时，仅需400°C低温即可生长出5-7纳米深、技术适用性良好的n++-In?.??Ga?.??As结。这些结的硅峰值浓度介于6×101?至1×102? cm?3之间且具有高晶体质量。当峰值掺杂浓度达到约2×102? cm?3时，表面会自组织形成平滑波纹或丘状结构；超过该数值后，大量镓空位导致的硅与铟扩散增强会使半导体外延层晶格应变增加，从而引发二维生长向三维生长的转变，并在表面形成In?.??Ga?.??As团簇。
作者： P. Tejedor，M. Drescher，L. Vázquez，L. Wilde
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研究概述 实验方案 设备清单

研究目的

通过分子束外延法研究生长Si掺杂n++-In0.25Ga0.75As超浅结的最优掺杂策略，以实现亚10纳米n型金属氧化物半导体(nMOS)器件的低电阻接触。

研究成果

研究表明，可形成深度为5纳米、具有原子级光滑表面形貌的陡峭单δ掺杂n++-In0.25Ga0.75As结，其硅浓度接近9×101? cm?3。此类结适用于10纳米以下器件制造。但当硅浓度超过临界值时，会导致表面形貌劣化及掺杂分布展宽。

研究不足

该研究发现了一个关键的硅浓度临界值，超过此值后硅和铟的扩散会增强，从而导致表面形貌恶化及掺杂分布范围变宽。这限制了超浅结所能达到的最大掺杂浓度。

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