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[IEEE 2019年春季光子学与电磁学研究研讨会（PIERS-Spring） - 意大利罗马（2019.6.17-2019.6.20）] 2019年春季光子学与电磁学研究研讨会（PIERS-Spring） - 一种适用于手机应用的紧凑型八频段天线

DOI：10.1109/PIERS-Spring46901.2019.9017761 出版年份：2019 更新时间：2025-09-19 17:13:59
摘要： 本文提出了一种全数字锁相环(AD-PLL)，其采用模数转换器(ADC)实现电压域数字化，而非传统易受分辨率与功耗权衡限制的时间数字转换器(TDC)。该锁相环由18位C类数控振荡器(DCO)、4位比较器、数字环路滤波器(DLF)和频率锁定环(FLL)构成?；?5 nm CMOS工艺实现时，在2.2 GHz载波频率下达到-112 dBc/Hz的带内相位噪声和380 fs的均方根抖动，功耗仅4.2 mW时优值系数(FoM)达-242 dB。
作者： Teerachot Siriburanon，Satoshi Kondo，Kento Kimura，Tomohiro Ueno，Satoshi Kawashima，Tohru Kaneko，Wei Deng，Masaya Miyahara，Kenichi Okada，Akira Matsuzawa
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研究概述 实验方案 设备清单

研究目的

研究采用数字子采样架构的低功耗、低抖动全数字锁相环（AD-PLL）在物联网（IoT）高性能时钟中的应用开发。

研究成果

基于ADC的AD-PLL采用电压域数字化的子采样架构，在相位数字化方面实现了高分辨率，从而具备低带内相位噪声和低功耗特性。该锁相环展现出优异性能，其优值系数（FoM）达到-242 dB，表明其在物联网应用中具有实现高性能时钟生成的潜力。

研究不足

该研究受限于65纳米CMOS技术的约束条件，包括器件漏电和低供电电压，这些因素可能影响相位噪声和杂散性能。此外，数字子采样架构的有效性主要在整数N分频操作中得到验证，分数分频操作仍需进一步探索。

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