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[2018年IEEE亚洲固态电路会议(A-SSCC) - 中国台湾台南(2018.11.5-2018.11.7)] 2018年IEEE亚洲固态电路会议(A-SSCC) - 采用40nm CMOS工艺设计的完全集成化25Gb/s低噪声TIA+CDR光接收机

DOI：10.1109/ASSCC.2018.8579299 出版年份：2018 更新时间：2025-09-23 15:23:52
摘要： 本文介绍了一款完全集成的25Gbps低噪声光接收器，该器件将跨阻放大器(TIA)、连续时间线性均衡器(CTLE)、高增益高带宽限幅放大器(LA)以及时钟数据恢复电路(CDR)集成于单芯片。其中TIA采用基于反相器的伪差分结构，通过交叉耦合负跨导对和负电容提升信号带宽，并利用MOSFET拐角补偿(MCC)电路解决CMOS工艺拐角变异问题。研究提出自动增益控制(AGC)方案，有效解决了因TIA输入阻抗随小电流输入至过载电流变化导致的群延迟问题。最终集成了采用Bang-Bang鉴相器的2倍过采样CDR?；?50nm VCSEL的全链路测试结果表明：当采用150fF光电二极管，分别由3.3V和1.3V电源供电时，该光接收器在误码率<1e-12条件下实现52μA光电流（RSSI电流=51μA，消光比4.89dB）的灵敏度。
作者： Juncheng Wang，Xuefeng Chen，Shang Hu，Yaxin Cai，Rui Bai，Xin Wang，Yuanxi Zhang，Shenglong Zhuo，Liu Chang，Bozhi Yin，Jianxu Ma，Hao Yan，Jiangao Xuan，Milton Lu，Tao Xia，Qi Nan，Patrick Yin Chiang
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研究概述 实验方案 设备清单

研究目的

设计并展示一款完全集成的25Gb/s低噪声光接收器，将跨阻放大器(TIA)、连续时间线性均衡器(CTLE)、限幅放大器(LA)和时钟数据恢复电路(CDR)集成于单颗CMOS芯片，解决带宽限制、噪声及工艺角变异问题。

研究成果

这款全集成光接收器在25Gb/s速率下实现了52微安培的灵敏度，具有低噪声和有效的拐角补偿特性，证明了全CMOS光链路用于高带宽互连的可行性。未来工作可聚焦于向更高数据速率扩展并进一步降低功耗。

研究不足

该设计专为40纳米CMOS工艺定制，可能无法直接适用于其他工艺节点。采用150飞法光电二极管及特定供电电压（3.3伏与1.3伏）可能限制其通用性。时钟数据恢复电路仅在有限频率范围（24.3吉比特/秒至28.1吉比特/秒）内运行，且自动增益控制方案可能需要进一步优化以实现更宽的动态范围。

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