3.5：优化LTPS-AMOLED阵列设计以增强抗ESD风险能力

摘要： 静电放电（ESD）是FPD（平板显示器）阵列制造中导致良率损失的重要原因。LTPS-TFT阵列工艺包含一系列吸盘夹持与传输步骤，其中部分步骤会产生摩擦电荷[1,2]。尽管已采用低阻抗材料的设备接触部件与玻璃基板，并实施了良好接地，ESD仍频繁发生。为探究ESD根本原因并降低其影响，需对LTPS-TFT阵列工艺开展系统研究。通过分析不同LTPS-AMOLED产品的ESD发生位置，我们发现以下三类与阵列设计相关的ESD成因：1. 相邻金属层重叠易引发ESD，例如EM的金属1线与Vdata的金属2跳线重叠、Vdata的金属1跳线与VDD的金属2跳线重叠、Vref的金属2线与Vdata的金属1跳线重叠；2. 对产品GIP（面板内栅极驱动器）区域ESD的研究表明，GIP扫描电路中电容C1/C2的间距（简称D1）及C1/C2面积差异与ESD明显相关——增大D1间距并减小C1/C2面积差异可提升产品抗ESD风险能力；3. CT（单元测试）区域ESD研究表明，CT ESD与IC焊盘（包括COF焊盘和IC输出焊盘）强相关，当IC焊盘直接连接CT电路时极易发生ESD。通过优化阵列设计可获得优异抗ESD风险的产品。