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oe1(光电查) - 科学论文

7 条数据
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  • 利用离子束混合技术在埋层SiO?基质中实现单Si纳米晶体的位点可控形成

    摘要： 对于未来的纳米电子设备——例如室温单电子晶体管——单硅纳米晶体（NCs）的位点可控形成是一个关键前提。在此，我们报道了一种通过中能Si?或Ne?离子束将硅混合到埋藏的SiO?层中，随后经热激活相分离来制备单硅纳米晶体的方法。采用二元碰撞近似和动力学蒙特卡罗方法，从原子尺度深入理解相关实验参数对硅纳米晶体形成过程的影响。通过能量过滤透射电子显微镜获取了不同层状结构几何、离子注量和热预算条件下硅纳米晶体的尺寸与分布的定量数据。利用氦离子显微镜的聚焦Ne?束，我们实现了单硅纳米晶体的位点可控自组装。以3000 Ne?/nm2注量和4 nm线宽进行线辐照后形成了硅纳米晶体链，并在聚焦离子束（FIB）制备的几纳米薄切片中成功分离并观测到一个直径为2.2 nm的单个纳米晶体。该硅纳米晶体位于SiO?层之间中心位置，且垂直于入射的Ne?束方向。

    关键词： 相分离、蒙特卡罗模拟、单电子晶体管、离子束混合、氦离子显微镜

    更新于2025-11-21 11:20:48

  • 基于双量子点测量电荷量子比特的优化隧穿结构量子芯片

    摘要： 提出了一种用于测定电荷量子比特任意纯态的测量芯片电路。稳态模式下流经单电子晶体管的电流强度取决于量子比特的状态。为增强晶体管灵敏度，其工作部分由三个能级呈对称构型的量子点（QDs）构成。采用二维量子点的微观模型计算系统参数，获得结构态的时间演化规律，并确定电流强度、灵敏度及测量对比度随系统几何参数的变化关系。研究了声学声子相关耗散过程对测量的影响，计算了两能级系统中电子弛豫与退相干的速率。

    关键词： 量子点、电荷量子比特、声学声子、单电子晶体管、量子探测器、电子隧穿

    更新于2025-09-23 15:21:01

  • 基于栅极可调量子点的并行单电子泵

    摘要： 泵器件的并行化是提高单电子泵输出水平的直接方法，这是计量学应用所必需的。我们在芯片层面并联制备了一对单电子泵，并研究了其同步电子泵送现象。研究中通过估算泵送误差来判断并行化后误差是否增加。我们发现必须根据外加磁场的方向合理选择射频门。结合边缘态的手性特征，射频调制门的选择应避免产生射频诱导加热效应。

    关键词： 半导体量子点，电子输运，单电子泵，单电子晶体管

    更新于2025-09-16 10:30:52

  • 基于三个电学与光学双控隧穿耦合量子点线性结构的单电子晶体管

    摘要： 本文讨论了一种基于由三个半导体量子点组成的共振隧穿纳米结构的单电子晶体管敏感元件的原理图。采用极端点与金属库电极之间非相干电子输运模型，对该结构输出端稳态（电流）模式下的电子密度进行了数值计算，获得了电子密度随时间及系统参数的变化关系。研究表明，存在若干参数组合可使外部电场测量具有高灵敏度和高可靠性。此外还提出了一种替代性的光控晶体管电路方案，其中通过共振激光场维持结构中的电子输运。

    关键词： 电子隧穿、量子探测器、量子点、单电子晶体管

    更新于2025-09-16 10:30:52

  • 量子点特性对混合SET-FET电路性能的影响

    摘要： 量子点（QDs）可作为导电岛构建单电子晶体管（SETs）。量子点的特性决定了单电子晶体管的功能性能。因此，分析量子点尺寸变化对混合SET-FET电路性能的影响具有重要意义。我们采用自主开发的单电子晶体管紧凑模型（该模型通过三维量子力学模拟校准以获得真实参数），提出了一种改善电路性能（即提高输出电流）的方法。研究结论表明：量子点尺寸变化对整体电路性能的影响最为显著。

    关键词： 可变性、单电子晶体管（SET）、量子点（QD）、纳米线

    更新于2025-09-11 14:15:04

  • [2018年IEEE精密电磁测量会议（CPEM 2018）- 法国巴黎（2018.7.8-2018.7.13）] 2018年精密电磁测量会议（CPEM 2018）- 作为3e库仑阻塞旋转门的超导单电子晶体管

    摘要： 在一个超导单电子晶体管（SSET）中，我们展示了基于高阶隧穿作为主要输运机制的电荷旋转门工作模式。该模式下，量子化电流表现为由周期性栅极信号循环驱动的库珀对-电子协同隧穿事件序列，每个周期传输离散的三电子电荷。作为运行相对缓慢的高阶隧穿系统，这个3e旋转门在亚皮安量级展现出稳定的电流平台。该器件可用于产生精确的超低电流，也可用于实验评估电子旋转门中的协同隧穿错误率。

    关键词： 单电子器件、当前标准、单电子晶体管、约瑟夫森效应、精密测量

    更新于2025-09-10 09:29:36

  • 采用电子束蒸发SiO?隧道势垒的单电子晶体管

    摘要： 近期采用沉积电介质工艺制造金属-绝缘体-金属（MIM）单电子晶体管（SET）的研究显示出与现代CMOS工艺兼容的制造潜力。"肋状SET"工艺[V. Joshi、A. O. Orlov和G. L. Snider，《真空科学与技术杂志B辑》26卷2587页(2008年)；G. Karbasian、A. O. Orlov和G. L. Snider，《真空科学与技术杂志B辑》33卷(2015年)]通过自对准岛结构实现，可将SET尺寸缩小至10纳米以下。但该工艺实现高质量SET的主要障碍在于难以制备低噪声的高品质MIM隧道结。本研究报道了采用电子束蒸发沉积隧道势垒（替代原子层沉积）的铂-二氧化硅-铂MIM SET。针对电子束蒸发形成隧道势垒的挑战提出了解决方案。虽然铂本征氧化层可忽略，但沉积态Pt-SiO2-Pt结构存在显著电阻，经氢等离子体退火处理后电阻值可降低五个数量级以上，表明存在界面铂氧化物。研究表明该处理不仅能提升SET电导率，更是形成低噪声SET所需高电导率隧道势垒的必要条件。

    关键词： 单电子晶体管、金属-绝缘体-金属、电子束蒸发、二氧化硅隧穿势垒、互补金属氧化物半导体工艺

    更新于2025-09-09 09:28:46