研究目的
研究采用集成场效应管(FET)访问器件的相变存储器(PCM)单元进行基于累积的运算,并展示其高效因数分解能力。
研究成果
研究表明,采用场效应管(FET)访问器件的CMOS集成相变存储器单元可通过基于累加器的计算方案执行算术运算。脉冲间的中间状态至少能稳定保持一小时,从而实现一种非冯·诺依曼计算模式——同一存储单元既能执行运算又能存储数据。进一步缩小器件尺寸可在不影响计算性能的前提下降低功耗。
研究不足
累加方案在较高算术基数下的可靠性会降低。目前未采取具体措施来提升基于累加的计算方案的性能,这表明未来存在优化潜力。
1:实验设计与方法选择:
本研究采用集成FET存取器件的PCM单元进行基于积累的运算。方法包括对PCM单元施加电脉冲以观察其开关行为。
2:样本选择与数据来源:
实验使用90纳米技术节点制造的"蘑菇型"PCM单元。
3:实验设备与材料清单:
带FET存取器件的PCM单元、用于RESET和激励脉冲的电脉冲发生器。
4:实验流程与操作步骤:
首先用快速高幅脉冲对PCM单元进行RESET操作,随后施加相同脉冲进行激励直至单元电阻降至预设决策阈值以下,记录所需脉冲次数。
5:数据分析方法:
分析激励脉冲幅度和RESET脉冲特性对PCM单元积累特性的影响,并研究中间态的稳定性。
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