研究目的
采用自主研发的PdEr合金靶材研究钯铒硅化物形成过程，并通过掺杂偏析工艺评估其与n型硅(100)晶面的接触电阻率降低效果。
研究成果
采用自主研发的PdEr靶材成功形成PdEr硅化物，通过掺杂剂偏析工艺将电子肖特基势垒高度降至0.43 eV，并实现与n-Si(100)的接触电阻率低至4.0×10?? Ω·cm2，显示出提升MOSFET性能的潜力。
研究不足
该研究在热稳定性和工业应用的可扩展性方面可能存在局限性。优化CBKR图案的制备工艺可进一步降低接触电阻率。
1：实验设计与方法选择：
研究采用PdEr合金靶材通过射频磁控溅射进行薄膜沉积，随后通过快速热退火（RTA）实现硅化反应。使用肖特基势垒二极管（SBD）和交叉桥Kelvin电阻（CBKR）方法评估肖特基势垒高度和接触电阻率。
2：样品选择与数据来源：
使用电阻率为1-10 Ωcm的n-Si(100)衬底。样品通过H2SO4:H2O2=4:1（SPM）和HF:H2O=1:100（DHF）工艺清洗。
3：实验设备与材料清单：
设备包括射频磁控溅射系统、RTA系统、用于结晶度分析的XRD以及四探针测量装置。材料包含PdEr合金靶材（Pd:Er=3:2，φ:3英寸）、TiN包覆层及Al电极。
4：实验流程与操作步骤：
在室温下通过射频溅射沉积20 nm PdEr层，随后原位沉积10 nm TiN层。硅化处理在N2/4.9%H2环境中以500°C退火5分钟完成，选择性刻蚀去除未反应金属。CBKR测试前进行P离子注入。
5：9%H2环境中以500°C退火5分钟完成，选择性刻蚀去除未反应金属。CBKR测试前进行P离子注入。 数据分析方法：
5. 数据分析方法：基于J-V特性曲线采用肖特基发射模型提取肖特基势垒高度。通过CBKR图案的V-I测量评估接触电阻率，并对零接触面积进行线性外推。
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